delucagiovanni forum

Ciao a tutti!
E' il mio primo tentativo di creare un piccolissimo codice in VHDL. Si tratta della descrizione di una porta nor a 2 ingressi.
il codice è il seguente:

Code: Select all

library IEEE;
USE ieee.std_logic_1164.ALL;

entity NOR_GATE is
 port (A,B: in bit;
   Y: out bit );
end NOR_GATE;

architecture DATA_FLOW of NOR_GATE is
 begin
  Y<=(A nor B);
 
end DATA_FLOW;

la compilazione è stata eseguita con successo ma con alcuni avvisi. uno di questi è per esempio:

"Critical Warning (332012): Synopsys Design Constraints File file not found: 'nor.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design."

Cosa significa esattamente? e come provvedere a creare questo file "nor.sdc"??

e un'ultima piccola domanda!: all'interno dello stesso progetto bisogna creare sia lo schematico che il codice?

@mirko,

posso sapere con che tools (con quale versione di Quartus II) stai eseguendo la compilazione?

Tu puoi fare entrambe le cose....
Puoi lavorare esclusivamente in vhdl, puoi creare il tuo progetto in schematic-entry, oppure puoi mixare le due cose.

Ciao Mirco

Il messaggio ti indica che specificando dei vincoli è possibile ottimizzare durante la compilazione certi aspetti al posto di altri, non preoccuparti inizialmente di questo warning.

Per l'altra domanda ti ha già risposto Giovanni

Ciao

Grazie a tutti! ciao