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library IEEE;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity Forum is
port(
a: in std_logic_vector (0 to 0);
b: out signed (0 downto 0)
);
end Forum;
architecture rtl of Forum is
begin
b <= signed(a);
end rtl;
Dall'esempio per analogia puoi trovare la risposta a tutte le tue domande, ricordando che std_logic_vector(signed) converte da signed ad std_logic_vector.
Ti consiglio però prima di postare altri quesiti di cercare meglio con un motore di ricerca se trovi autonomamente la soluzione, scrivendo "vhdl signed std_logic_vector" sono sicuro che avresti trovato risposta in minor tempo.