delucagiovanni forum

Salve a tutti, usando il simulation wave editori di Quartus II mi son imbattuto nella segnalazione di errore che vedete in figura. Mi dà il medesimo errore sia se implemento il seguente codice, sia se realizzo un semplice registro (negli altri casi...sipo e altro funziona tutto). Specifico che il seguente codice passa la compilazione. A cosa potrebbe essere dovuto l'errore in fase di simulazione? Grazie!

Code: Select all

-- parallel input serial output - shift register
library ieee;
use ieee.std_logic_1164.all;

entity piso is
     port
         (
         sclk: in std_logic;
         rload: in std_logic;
         input: in std_logic_vector (31 downto 0);
         output: out std_logic
         );
end piso;

architecture piso_arc of piso is

begin
     
A:process (sclk, rload, input)
variable data: std_logic_vector (31 downto 0);

begin
      if rload = '1' then
         data := input;
      elsif(rising_edge(sclk)) then
      data:= data (30 downto 0) & '0';
      output <= data(31);
      end if;
      
end process A;

end piso_arc;

ciao gaetano,

hai provato a simulare altri moduli? o è il primo che simuli

ciao

Sì Altero, ho provato con altri moduli classici come contatori, sipo etc. e la simulazione funziona senza problemi.
Mi dà questo errore finora solo in due casi: quello del codice sopra riportato e quello di un semplice registro.

Ciao,
Puoi postare il progetto?

Ecco in allegato il progetto!

Ciao Gaetano, input (e output) nel Verilog è una parola riservata.
Quartus converte la forma d'onda in un testbench Verilog e quindi si verifica l'errore.
Ti consiglio di non usare nel codice VHDL nomi di segnali con parole chiave Verilog.

Grazie per il consiglio ! Converto i vari codici in cui ho usato parole riservate e controllo se è tutto ok.

Ho ri-simulato tutti i codici che presentavano il problema e ora funzionano. Grazie nuovamente

Prego