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Immagino che sia un problema stupido e sicuramente frequente, ma purtroppo non ho le conoscenze per risolverlo

Nello schema del file allegato, la seconda porta XOR (quella più a destra) viene "alimentata" con il segnale A che risulta in anticipo rispetto a quello che arriva dalla prima porta a causa degli inevitabili ritardi.

Questo causa diverse commutazioni indesiderate perché i due ingressi della seconda XOR non sono sincronizzati.

Come si risolvono problemi di questo tipo?

Per circuiti così semplici puoi eliminare le alee utilizzando un metodo manuale basato sulla mappa di Karnaugh.

Anche passando alla logica sincrona puoi evitare il problema.

Ciao

Per quanto riguarda le mappe di Karnaugh ci stavo provando ("accoppiando" quante più combinazioni di uscite positive possibili), ma non riesco ad ottenere un risultato certo, credo che sbaglio qualcosa.

Invece non so nulla sulla logica sincrona, potresti darmi qualche riferimento?

Grazie!

Per quanto riguarda la logica sincrona semplicemente puoi inserire un flip-flop sull'uscita. L'uscita del flip-flop varierà solamente sul fronte di salita del clock (esistono anche flip-flop sensibili ai fronti di discesa ma il concetto non cambia) e filtrerai quello che succede prima. Questo prevede un segnale di clock con una frequenza compatibile col sistema.
E' una spiegazione molto semplificata ma non so se ha reso l'idea.

Buon anno a tutti!

Mi scuso se non ho risposto prima ma ho lasciato momentaneamente questo aspetto del mio progetto per dedicarmi ad altro.
La soluzione suggeritami da Leonardo (logica sincrona) mi sembra interessante e tento di implementarla.

Nel frattempo però sono sorte altre esigenze (il numero di quelle porte XOR che mi servono, oltre ad altre, è cresciuto considerevolmente), per cui pensavo di realizzare il tutto usando una CPLD, ma qui avrei delle domande specifiche per cui penso di aprire un altro thread. (http://www.delucagiovanni.com/public/phpbb3/viewtopic.php?f=5&t=932)