Constraints progetto FPGA
Posted: 12 Jan 2014, 21:18
Salve a tutti,
Per realizzare una comunicazione PC-FPGA ad alta velocità tramite USB 2.0 sto utilizzando l'IC FT232H (tramite dev-board UM232H) nella modalità 245 FIFO sincrona che necessita le seguenti tempistiche:
Volevo chiedere consiglio per quanto riguarda le constraints del progetto lato FPGA, nel file SDC al momento ho inserito le seguenti istruzioni
Si può aggiungere (o togliere) secondo voi qualcos'altro di utile?
Grazie a tutti
Ciao
Per realizzare una comunicazione PC-FPGA ad alta velocità tramite USB 2.0 sto utilizzando l'IC FT232H (tramite dev-board UM232H) nella modalità 245 FIFO sincrona che necessita le seguenti tempistiche:
Volevo chiedere consiglio per quanto riguarda le constraints del progetto lato FPGA, nel file SDC al momento ho inserito le seguenti istruzioni
- Code: Select all
create_clock -name "FT_CLK" -period 16.67ns [get_ports {FT_CLK}]
set_output_delay -add_delay -min -clock [get_clocks {FT_CLK}] 7.500ns [get_ports {ADBUS[0]}]
set_output_delay -add_delay -min -clock [get_clocks {FT_CLK}] 7.500ns [get_ports {ADBUS[1]}]
set_output_delay -add_delay -min -clock [get_clocks {FT_CLK}] 7.500ns [get_ports {ADBUS[2]}]
set_output_delay -add_delay -min -clock [get_clocks {FT_CLK}] 7.500ns [get_ports {ADBUS[3]}]
set_output_delay -add_delay -min -clock [get_clocks {FT_CLK}] 7.500ns [get_ports {ADBUS[4]}]
set_output_delay -add_delay -min -clock [get_clocks {FT_CLK}] 7.500ns [get_ports {ADBUS[5]}]
set_output_delay -add_delay -min -clock [get_clocks {FT_CLK}] 7.500ns [get_ports {ADBUS[6]}]
set_output_delay -add_delay -min -clock [get_clocks {FT_CLK}] 7.500ns [get_ports {ADBUS[7]}]
set_output_delay -add_delay -min -clock [get_clocks {FT_CLK}] 7.500ns [get_ports {nWR}]
# Automatically constrain PLL and other generated clocks
derive_pll_clocks -create_base_clocks
# Automatically calculate clock uncertainty to jitter and other effects.
derive_clock_uncertainty
Si può aggiungere (o togliere) secondo voi qualcos'altro di utile?
Grazie a tutti
Ciao